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ENZYKLOPÄDIE DER FUNKELEKTRONIK UND ELEKTROTECHNIK Ein einfacher Mittelwellenfrequenz-Synthesizer. Enzyklopädie der Funkelektronik und Elektrotechnik
Lexikon der Funkelektronik und Elektrotechnik / Radioempfang Bei der Entwicklung dieses Synthesizers haben die Autoren versucht, seine Schaltung und sein Design so weit wie möglich zu vereinfachen, ohne auf technische Eigenschaften zu verzichten. Der vorgeschlagene Synthesizer wurde im Rahmen der Entwicklung eines interessanten Themas entwickelt, das in [1] vorgeschlagen wurde. Leider erschwert die rege Tätigkeit der „Goldgräber“ die Herstellung des dort beschriebenen Synthesizers für eine Vielzahl von Funkamateuren, und bei der Übertragung auf goldfreie Mikroschaltungen in DIP-Gehäusen vergrößern sich die Abmessungen des Gerätes deutlich. Darüber hinaus ist für viele Funkamateure, insbesondere Anfänger und diejenigen, die weit entfernt von Industriezentren leben, die Herstellung einer doppelseitigen Leiterplatte mit plattierten Löchern ein schwieriges Problem. Auch die Suche nach Quarzresonatoren mit niedrigen und „unrunden“ Frequenzen macht das Leben nicht einfacher. Der betrachtete Synthesizer ist nach dem klassischen Schema mit einem Phasenregelkreis (PLL) auf CMOS-Mikroschaltungen in goldfreien Gehäusen und mit einem weit verbreiteten 1-MHz-Quarzresonator aufgebaut. Wichtigste technische Merkmale
Das Blockdiagramm des Synthesizers ist in Abb. dargestellt. 1. Der spannungsgesteuerte Oszillator (VCO) arbeitet mit der gleichen Frequenz wie der Ausgang. Die Stabilität gegenüber Tonabnehmern wird dadurch gewährleistet, dass die Frequenzeinstellkreise dieses Generators keine Induktivitäten enthalten und der Generator selbst fast vollständig in einem Mikrokreis untergebracht ist.
Der Impulsformer (PI) verfügt über einen eintaktigen leistungsstarken Ausgang mit offenem Drain und einer zulässigen Spannung von bis zu 200 V. Zur optimalen Anpassung an die Last bietet der Former die Möglichkeit, die Dauer der Ausgangsimpulse anzupassen. Ein beispielhaftes Referenzfrequenzsignal von 100 Hz erhält man, indem man die Frequenz eines Quarzoszillators (KG) von 1 MHz durch 10000 teilt. Diese Frequenz wird so niedrig gewählt, weil das Spektrum des Ausgangssignals des Synthesizers zwangsläufig durch getrennte Komponenten enthält seinen Wert von der Hauptausgangsfrequenz. Wenn dies in Kommunikationsgeräten toleriert werden kann, ist das Vorhandensein von Spektralkomponenten, die bei der Amplitudenerkennung Audiofrequenzsignale erzeugen, für einen Rundfunksender nicht akzeptabel. Daher muss die Vergleichsfrequenz im supratonalen oder subtonalen Bereich gewählt werden. In unserem Fall wird die zweite Option gewählt, da 100 Hz durch den Nacherkennungsfilter des Empfängers problemlos unterdrückt werden können, ohne dass die Qualität der empfangenen Sprach- und Musiksignale beeinträchtigt wird. Der Frequenzphasendetektor (PFD) vergleicht ein 100-Hz-Referenzsignal mit einem Signal derselben Frequenz (im Erfassungsmodus), das durch Teilen der VCO-Frequenz zuerst durch 9 und dann mithilfe eines variablen Teilungsfaktorteilers (CVD) durch 1610 erhalten wird. 2000 entsprechend dem eingestellten Wert der Ausgangsfrequenz. Abhängig vom Vorzeichen der Nichtübereinstimmung der verglichenen Signale in Frequenz und Phase erzeugt der PFD ein Steuersignal, das die Frequenz des VCO erhöht oder verringert. Die Steuerspannung wird über einen proportionalen Integrationsfilter (PIF) an den VCO angelegt, der die dynamischen Eigenschaften des PLL optimiert. Die vorläufige Division der VCO-Frequenz durch 9 hat zwei Gründe. Zunächst ist es erforderlich, ein Frequenzraster mit einer Schrittweite von 9 kHz zu erhalten. Zweitens hat der im DPKD verwendete Chip KA561IE15A eine maximale Betriebsfrequenz von 1,5 MHz.
Das schematische Diagramm des Synthesizers ist in Abb. dargestellt. 2. Alle darin verwendeten digitalen Mikroschaltungen sind CMOS-Strukturen mit kleinem und mittlerem Integrationsgrad. Mikroschaltungen der Serien K561 und KR1561 sind bei Frequenzen bis 2 ... 3 MHz bei einer Versorgungsspannung von 3 ... 15 V betreibbar. Der Strom, den sie im dynamischen Modus verbrauchen, überschreitet einige Milliampere nicht. KG wird auf einem DD1-Chip hergestellt. Der Abstimmkondensator C4 stellt die Erzeugungsfrequenz auf 1 MHz mit einer Genauigkeit von nicht schlechter als 1 ... 2 Hz ein. Um ein beispielhaftes Signal mit einer Frequenz von 100 Hz zu erhalten, werden die Impulse vom Ausgang des KG dem Eingang C des Binärzählers DD4 zugeführt. Der hier verwendete K561IE16-Chip ist ein 14-Bit-Binärzähler. Der erforderliche Teilungsfaktor von 10000 wird mithilfe des logischen Knotens 5I an den Dioden VD3-VD7 und dem Widerstand R7 erreicht. Wenn während des Zählvorgangs an allen Ausgängen des Zählers, an die Dioden angeschlossen sind, hohe Logikpegel anliegen, wird auch der Pegel an seinem Eingang R hoch, wodurch der Zähler in seinen anfänglichen Nullzustand versetzt wird und der Impulszählvorgang ausgeführt wird wiederholt werden. Der Teilungsfaktor mit der im Diagramm dargestellten Diodenschaltung ist gleich Kд = 16+256+512+1024+8192= 10000. VCO und FFD befinden sich im DD2 KR1561GG1 Chip. Die Extremwerte der VCO-Abstimmbereichsfrequenz werden durch die Widerstände R1, R2, C1 eingestellt. Die Frequenz wird durch die Spannung am IG-Eingang (Pin 9 der Mikroschaltung) eingestellt. Die Ausgangsdaten für die Auswahl der oben genannten Elemente sind der Frequenzbereich des Synthesizers 1,449.1,8 MHz und die Streuung der VCO-Parameter, die von Instanz zu Instanz der Mikroschaltungen bis zu 20 % erreichen kann. Daher ist ein Abstimmspielraum von mindestens 0,36 MHz erforderlich. Mit etwas Spielraum gehen wir davon aus, dass der VCO im Bereich von 1.2,2 MHz abgestimmt werden sollte. Die untere Grenze dieses Bereichs (bei Nullspannung am IG-Eingang) wird durch den Widerstand R2 festgelegt, die obere Grenze (bei einer Steuerspannung gleich der Versorgungsspannung) wird durch den Gesamtwiderstand der Widerstände R1 und R2 festgelegt. Der Betrieb des VCO wird durch einen niedrigen Logikpegel am INH-Eingang (Pin 5) aktiviert. Das PFD verfügt über zwei Eingänge IC und IS (Pins 3 und 14) und einen Ausgang Q1 (Pin 13). Das Fehlersignal vom Ausgang Q1 über den PIF R4R3C2 wird dem Steuereingang des VCO IG zugeführt. Das PIF ist ein sehr wichtiger Teil der PLL-Schleife. Die Berechnung dieses Filters ist im Allgemeinen recht kompliziert und erfordert Kenntnisse der Theorie der automatischen Steuerung [2]. Für die Amateurfunkpraxis werden durch Berechnung mit den in den Referenzmaterialien angegebenen Verhältnissen für den MC14046B-Chip – ein ausländisches Analogon von KR1561GG1 – recht zufriedenstellende Eigenschaften bereitgestellt:
wobei N der Teilungsfaktor der Betriebsfrequenz in der PLL-Schleife ist; fmax und fMin. - Grenzfrequenzen der VCO-Abstimmung; 3000 Ohm – PFD-Ausgangsimpedanz. Vom VCO-Ausgang wird das Betriebsfrequenzsignal dem FI und dem Frequenzteiler durch 9 zugeführt. Letzterer erfolgt auf dem DD5 K561IE14-Chip und dem DD3.1-Element des K561LN2-Chips. Der vierstellige Umkehrzähler K561IE14 kann binär (hoher Pegel am Eingang B) oder dezimal (niedriger Pegel am Eingang B) arbeiten. Die Richtung des Zählens wird durch den Pegel am Eingang U vorgegeben: hoch – steigend, niedrig – fallend. Zählimpulse werden dem Eingang C zugeführt und der Zustand des Zählers ändert sich entsprechend ihrem steigenden Abfall. Das Zählen ist aktiviert, wenn der PI-Eingang niedrig ist. Mit Eingang S können Sie jeden 1-Bit-Code von den Eingängen D8–D1 asynchron in Zählertrigger schreiben. Da der Zähler eines separaten Eingangs keine Grundeinstellung hat, wird diese Funktion vom Eingang S bei Low-Pegeln an den Eingängen D8-DXNUMX (im Aufwärtszählmodus) ausgeführt. Der Übertragsausgang geht auf Low, wenn die akkumulierte Zahl im Aufwärtszählmodus das Maximum (oder im Abwärtszählmodus das Minimum) erreicht hat. In unserem Fall erhöht sich der Zähler im Dezimalmodus. Wenn der zehnte Impuls eintrifft, setzt das Signal vom Übertragungsausgang über den Inverter DD3.1 den Zähler zwangsweise auf Null. Von Ausgang 4 des Zählers geht das Signal zum DPKD - Chip DD6 KA561IE15A. Es verfügt über einen Zählimpulseingang C, vier Steuereingänge K1, K2, K3, L, sechzehn 1-8000-Eingänge zur Einstellung des Teilungsfaktors und einen Ausgang. Der Teilungsfaktor kann im Bereich von 3-21327 liegen und es gibt mehrere Möglichkeiten, ihn festzulegen. Der Synthesizer verwendet die einfachste und bequemste Methode: Der Koeffizient wird durch einen binär-dezimalen Code eingestellt, der auf die Eingänge 1-8000 angewendet wird. In diesem Fall beträgt der maximal mögliche Wert jedoch 16659. Um diese Methode nutzen zu können, müssen die Eingänge K1 und L auf unterschiedliche Logikpegel (Low und High bzw. High und Low) und der Eingang K3 auf Low gesetzt werden. Der Eingang K2 dient dazu, den Zähler in den Ausgangszustand zu versetzen, der bei einem Low-Pegel an diesem Eingang für drei Perioden von Zählimpulsen auftritt. Bei einem hohen Pegel arbeitet der Zähler im Frequenzteilermodus. Mit den Schaltern SA1 und SA8000 werden die gewünschten Pegel an den Eingängen 1-2 eingestellt. Ihre mit einem gemeinsamen Draht verbundenen Kontakte entsprechen niedrigen Pegeln an den entsprechenden Eingängen der Mikroschaltung und freie Kontakte hohen Pegeln (sie werden durch die Widerstände R8-R15 unterstützt). Mit dem FI können Sie die Dauer der Ausgangsimpulse einstellen, die für die an den Synthesizer angeschlossene Last optimal ist, beispielsweise die Ausgangsschaltung ohne Zwischenverstärker (wie beim Sender, dessen Schaltung in [3] angegeben ist). . FI basiert auf den logischen Invertern DD3.2-DD3.6, der Diode VD2, dem Trimmerwiderstand R6 und den Transistoren VT1-VT3. Der Emitterfolger an den Transistoren VT1 und VT2 verkürzt die Lade- und Entladedauer der Gate-Kapazität des Feldeffekttransistors VT3 und erhöht dadurch die Ein- und Ausschaltgeschwindigkeit. Das Laden der Eingangskapazität der Elemente DD3.3-DD3.6 erfolgt schnell durch den geringen dynamischen Widerstand der VD2-Diode und die Entladung erfolgt relativ langsam durch den Abstimmwiderstand R6. Die Dauer der Entladung und damit die Dauer des erzeugten Impulses hängt vom Eingangswiderstand des Widerstands R6 ab. Über den Aufbau und die Einstellung des Synthesizers Der Synthesizer ist auf einer einseitigen Leiterplatte mit einer Dicke von 1,5 mm aufgebaut (Abb. 3).
Die Herstellung erfolgt durch thermische Übertragung des Leitermusters vom Ausdruck auf einem Laserdrucker auf die Folienoberfläche. Die Nummern der Befestigungslöcher auf der Platine, die für die Kabel zu den Schaltern vorgesehen sind, stimmen mit den Kabelnummern des Kabelbaums im Diagramm überein. Es wird empfohlen, in diesen Löchern sowie in den für Strom- und Lastkabel vorgesehenen Löchern Befestigungsstifte anzubringen. Der Transistor VT3 und der Spannungsregler DA1 befinden sich auf einem gemeinsamen Kühlkörper (vergessen Sie nicht, ihre Sitze mit der Wärmeleitpaste KPT-8 zu schmieren), der gemäß der Zeichnung in Abb. aus Aluminiumblech besteht. 4. Der Transistor VT3 muss durch eine Isolierdichtung auf dem Kühlkörper installiert werden. Der lange Arm des Kühlkörpers wird mit einer Drahtklemme auf der Platine befestigt.
Festwiderstände – MLT oder ähnlich. Trimmerwiderstand R6 - SP3-38a. Der Kondensator C2 (es kann beispielsweise K73-24 sein) muss ein organisches Dielektrikum sein. Kondensator C4 - Trimmer KT4-24. Kondensatoren C1, C3, C7-C10 – jede geeignete Keramikgröße. Auch Oxidkondensatoren sind in jeder Größe und Nennspannung geeignet.
Der KA561IE15A-Chip kann durch den 564IE15 ersetzt werden, ist aber leider teurer, da er Gold enthält. Es ist diese Mikroschaltung, die in dem auf dem Foto in Abb. gezeigten Synthesizer installiert ist. 5. Anstelle von K561LA7 funktioniert K561LE5 ohne Änderung der Schaltung und Platine. Transistoren VT1, VT2 – jedes Silizium mit geringer Leistung und der entsprechenden Struktur. Schalter SA1 und SA2 - P2G-3 bzw. 4P4N und 10P4N oder ein anderer Keks, geeignet für die Anzahl der Positionen und Richtungen. Quarzresonator - RG-06 oder RK170. Der Synthesizer ist präzise aus bekanntermaßen guten Elementen zusammengesetzt und erfordert keine Einstellung. Es ist lediglich erforderlich, die Frequenz des Quarzoszillators mit einem Abstimmkondensator C4 mit einer Genauigkeit von ± 2 Hz einzustellen. Die Steuerung erfolgt über Pin 11 des DD1-Chips. Der Abstimmwiderstand R6 wird verwendet, um das maximale unverzerrte Trägersignal auf der Antenne zu erreichen. PS Bei einem Sender mit Leistungsverstärker muss die Synthesizerplatine gut abgeschirmt sein, um Störungen des VCO zu verhindern, die zu PLL-Fehlfunktionen führen können. Literatur
Autoren: E. Golomazov, M. Doutaliev, B. Kanaev
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